TXW82x硬件设计指南

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珠海泰芯半导体有限公司

2024年09月24日

修订记录

1. 文档简介

本文档旨在介绍TXW82x系列芯片的原理图和PCB硬件设计的要点和细则，用户在进行产品硬件设计的时候根据本设计指南设计，提高产品的硬件可靠性和提升硬件设计质量，尽量减少硬件迭代的次数，尽快让产品硬件稳定，快速落地量产。

2. 原理图

2.1. 概述

TXW82x系列芯片的核心电路外围电路包括1个无源晶振，1个FLASH（部分型号内置FLASH），以及少量的阻容。为了更好地保证TXW82x芯片工作性能，本章节将会详细介绍TXW82x系列芯片的原理图设计。下图为TXW82x_QFN80的最小系统参考设计，其他封装的芯片可以根据本文档或者对应的方案参考设计进行产品设计。

TXW82x的原理图设计包括以下几部分：

图1为TXW82x_QFN80封装的最小系统电路，包括了时钟晶振、SPI NOR、以及外围的电源滤波电容和射频电路。

图 1 TXW828-E016FL最小系统电路

2.1.1. 电源

TXW82x芯片不同封装的电源管脚并不相同，表1为TXW82x芯片的电源管脚说明

表 1 TXW82x芯片电源管脚描述

2.1.2. 时钟晶振

TXW82x芯片支持两个外部时钟源：

• 外置高速40MHz时钟晶振（必选）
• RTC时钟（可选）

TXW82x系列芯片内置有32K RTC,但是如果需要支持更精准的计时功能可以外加32.768K低速晶振，有WIFI联网应用，可通过网络校时，省去外部32.768KHz晶振，该管脚可以用作GPIO。QFN68和QFN48的封装RTC低速时钟管脚会和其他IO一起出pin，应用时候需要注意软件配置，屏蔽IO功能。

TXW82x系列芯片内置WIFI和蓝牙BLE，所以必须要外置40MHz的高速晶振，晶振规格推荐负载电容15pF，自身精度要求在工作温度范围±10ppm。高速晶振的板载匹配电容视实际晶振选型和PCB而定，要求匹配后的射频频偏不超出±10ppm。

表 2 TXW82x时钟晶振说明

2.1.3. 启动模式

TXW82x系列芯片没有内置FLASH的型号，支持外部SPI/eMMC启动，使用不同的介质时，需要硬件配置不同的启动存储介质，外部硬件配置具体参考表4所示:

表 3 启动介质配置

表 4 TXW82x BOOT IO

2.1.4. 射频电路

TXW82x芯片射频电路主要有PCB射频走线，匹配电路，天线和ESD保护电路组成。各部分电路的设计规范应满足以下要求：

• PCB射频走线：需要控制50Ω阻抗走线，具体PCB走线参考PCB章节的射频走线要求；
• 匹配电路：预留一组PI型网络，尽量靠近芯片射频端口放置；
• 天线：要求应用频带内S11至少满足-10db的要求，板载天线请参考PCB章节的天线设计要求；
• ESD保护电路：靠近芯片端放置一个27nH的到地保护电感或者ESD防护器件；

图 2 射频电路

2.1.5. 摄像头电路

TXW82x芯片最多同时支持两路 1 lane MIPI CSI摄像头和1路DVP，一路SPI摄像头直接接入。此外，TXW82x芯片也支持外接UVC。

• • • 1. MIPI 摄像头

TXW82x芯片，最多支持两路1 lane的MIPI-CSI，分别为MIPI-CSI0 ( PA[2:5] ) 和MIPI-CSI1 ( PA[0:1]和PD[0:1] ) ，在设计原理图的时候，MIPI-CSI的TXW82x芯片组内不区分时钟或者数据差分对，差分对内不区分P端或者N端，但是一定要整对整组使用MIPI信号。如果方案采用2 lane 单路MIPI-CSI的时候，时钟和数据差分对的IO必须用PA[0:5],MIPI-CSI的时钟只能选择PA[2:3]或者PA[4:5]。

MIPI-CSI摄像头的I2C、MCLK、PWDN等IO功能，QFN68和QFN48推荐用PC[8:12]，该组IO电平可芯片内部配置成1.8/3.3V。QFN80推荐用PC[14:15]、PD[14:15]、PE0，TXW82x芯片最多可以支持3路LDO给CSI镜头的DVDD和IOVDD、AVDD供电，在设计原理图的时候建议客户预留外部LDO给传感器供电，在一些板子空间有限的条件下，可以减少芯片内部发热，具体原理图可以参考对应的方案原理图参考设计。

图 3 TXW82x芯片MIPI-CSI管脚

图 4 MIPI镜头IO

• • • 1. DVP摄像头

TXW82x芯片QFN68、QFN80、QFN96封装支持外接一路DVP接口的摄像头，设计DVP接口的摄像头时候需要注意以下事项：

• 电源VCC1是DVP接口IO PB[6:15]和PC[0:2]的IO电源配置管脚，需要根据外接SENSOR的IO电平确定VCC1的输入电压；
• MCLK需要靠近芯片管脚预留RC电路，串联电阻一般用10R-51R，电容视实际情况调整容值，用于降低时钟信号的EMI；
• PCLK需要靠近SENSOR端预留RC电路，串联电阻一般用10R-51R，电容视实际情况调整容值，用于降低时钟信号的EMI；
• SENSOR的其他控制信号入PWDN、RST、I2C等，使用PC[8:13]的时候，该组IO芯片内部可以配置1.8/3.3V的IO电平，根据实际应用软件设置IO的电平电压；

图 5 TXW82x DVP接口

• • • 1. SPI摄像头

TXW82x系列芯片均支持SPI摄像头，SPI镜头的IO支持任意IO映射，应用设计的时候只需要考虑好主控IO电压域和SENSOR的IO电平一致即可。

2.1.6. 显示屏电路

TXW82x的TXW828型号芯片支持MIPI-DSI、RGB/MCU/SPI等屏接口，请参考对应原理图和以下设计建议：

• 硬件原理图设计的时候要根据LCD屏幕的规格书选用相应的参考设计；
• LCD屏幕的IO电压和主控的IO电压要匹配一致，如果不一样，需要做IO电平匹配；
• LCD的背光电路肖特基二极管建议选择反向击穿电压大于背光IC的OVP电压，这样可以避免在未接负载时容易烧坏二极管，LCD背光电路输出电容的耐压值要大于背光IC的 OVP电压，背光IC的FB管脚对地的限流电阻精度要求1%,选用封装需要满足电路的功率要求；
• LCD屏的PWM背光控制管脚，背光IC的EN管脚需要硬件外部默认下拉，PWM频率建议20Khz以上；
• LCD 屏的RST信号在靠近接口端，预留一个102电容；
  • • 1. MIPI接口显示屏

TXW82x芯片QFN80和QFN68封装支持1/2 lane MIPI-DSI的显示屏，QFN96支持1/2/3/4 lane MIPI-DSI的显示屏。MIPI-DSI芯片硬件不区分时钟或者数据差分对，差分对内不区分P端或者N端，但是一定要整对整组使用MIPI信号。MIPI-DSI的IO管脚如果用作MIPI信号时，其他没有用做MIPI-DSI这组空闲IO，亦不能用作GPIO。2 lane MIPI-DSI接口的原理图部分参考设计如下：

图 6 2lane MIPI DSI参考设计

• • • 1. RGB屏接口显示

TXW82x芯片支持RGB接口的显示输出，RGB屏的接口定义芯片端的GPIO满足和屏接口的IO电平要求均可配置成RGB屏的IO，原理图可以参考对应的方案原理图参考设计。

• • • 1. MCU显示屏接口

TXW82x芯片支持MCU屏接口的显示输出，MCU屏的接口定义芯片端的GPIO满足和屏接口的IO电平要求均可配置成MCU屏的IO，原理图可以参考图7。

图 7 MCU屏接口参考原理图

• • • 1. SPI屏接口显示

TXW82x芯片支持SPI屏接口的显示输出，SPI屏的接口定义芯片端的GPIO满足和屏接口的IO电平要求均可配置成SPI屏的IO，原理图可以参考图8。

图 8 SPI屏接口参考原理图

2.1.7. 音频电路

TXW82x芯片支持差分音频ADC输入和DAC输出，如图所示，VCCAU27管脚是芯片的内部LDO输出，外挂105电容到AGND，用于MIC的偏置电源输出，MIC的偏置电压需要根据MIC的内部电路进行调整。VCCAU33需要外接3.3V输入给芯片内部芯片模块供电，外挂105电容到AGND；VCAMU，音频共模电压输出，外挂105电容到AGND，不能把该电源用于其他应用；AGND管脚，音频电路的地，通过0R单点接地，单点接地点一般选锂电池或者电源输入端。

图 9 TXW82x芯片音频接口

图 10 TXW82x音频电源地

• • • 1. 音频ADC MIC电路

TXW82x芯片音频ADC MIC支持差分输入，MIC的偏置电路和隔直电容靠近芯片端放置，预留的共模差模抑制电容靠近MIC端放置，同时预留好ESD和射频辐射防护电路，在必要的时候可以上件，避免因为原理图设计问题而硬件改板。

MIC的偏置电源需要根据实际的MIC规格调整偏置电阻的阻值。

TXW82x音频MIC的电路参考图11。

图 11 MIC电路

• • • 1. 音频DAC 输出外接运放

TXW82x芯片音频DAC支持差分输出，差分输出幅度为1.0607 Vrms。参考的运放原理图设计如下图所示，在原理图设计时需要根据实际使用的功放，选择合理的反馈电阻，反馈电阻的选用需要参考功放的规格书，避免增益设计不当导致声音失真或者声音偏小。原理图参考设计请参考图12。

图 12 音频DAC外接运放电路

2.1.8. USB电路

TXW82x芯片最多同时支持一路Highspeed USB和一路Fullspeed USB接口，这两组USB接口均支持device和host模式，如果方案是外接USB设备，需要在接口处放置ESD保护电路。

• • • 1. USB 2.0 HIGHSPEED

图 13 USB HIGHSPEED接口电路

• • • 1. USB1.1 FULLSPEED

图 14 USB FLUUSPEED接口电路

2.1.9. SD Card电路

TXW82x系列芯片支持一路SD-HOST用于外接SD卡或者EMMC存储，SDIO没有指定的IO，虽然TXW82x系列芯片任意GPIO都可以配置成SDIO，但是在进行原理图设计的时候SDIO的选取需要用同一个电压域并且相邻管脚的GPIO，SD卡的电源建议预留电源管理电路。

图 15 SDIO接口电路

2.1.10. SDIO外接AH模块

TXW82x系列芯片支持一路SD-HOST用于和TX-AH无线模块连接，满足客户开发各种远距离音视频无线传输双模应用需求。该组SDIO也是任意IO都支持，在方案设计的时候需要尽量选用同一个电源域的IO，下图为SDIO外接AH模块的参考原理图：

图 16 TXW82x外接TX-AH模块

2.1.11. 以太网PHY RMII接口电路

TXW82x系列芯片QFN68及以上的封装支持一路RMII接口外接以太网PHY，主控芯片和以太网PHY之间的数据线预留22R端接电阻，时钟线靠近以太网PHY芯片的端预留RC电路，原理图参考设计如下所示。

图 17 RMII外接PHY接口电路

2.1.12. ADKEY

TXW82x系列芯片一路ADC支持8通道输入，可以用来做按键功能或电池电压检测等，兼容低成本的录音方案，ADC的量程为0-3.0V，采样精度10bit，速率为1Msps。按键使用分压电阻实现，分压电阻要求选用1%精度的电阻，按键的推荐电路如下图所示：

图 18 TXW82x芯片 ADKEY电路

2.1.13. 低功耗唤醒电路

TXW82x支持多路IO唤醒、WDT唤醒、RTC唤醒、WIFI网络唤醒多种低功耗唤醒方式，可以灵活运用满足客户的各种低功耗使用场景。在这里提供IO唤醒的原理图设计，IO唤醒支持电平唤醒，需要根据实际应用需求配置上升沿或者下降沿唤醒，图18为IO下降沿唤醒的参考设计，具体使用的唤醒IO请参考对应的方案参考原理图。

图 19 下降沿唤醒电路

2.1.14. 芯片调试接口

TXW82x系列芯片支持JTAG、UART调试接口，在方案设计原理图的时候，需要预留调试接口的测试座或者测试点，方便在开发方案的时候进行在线调试或者产品LOG信息的抓取。

• • • 1. JTAG接口

TXW82x芯片的JTAG接口为PA10(TCK)、PA9（TMS），芯片内部有默认100K上拉电阻，连接CK-LINK的调试器时候，需要注意这两个IO不能连接到其他外设或者有大的并联电容到地（如果方案原理图用到这两个IO需要临时断开），调试器的参考电压要连接到3.3V，否则无法正常调试。下图为JTAG的接口电路。

图 20 TXW82x芯片JTAG电路

• • • 1. UART

TXW82x最多可支持5路UART接口，并且UART接口支持GPIO任意映射，在进行原理图设计的时候需要考虑和电脑串口工具连接的时候建议增加防漏电电路，防止外部串口工具从IO口漏电到芯片，导致启动异常。TX预留串联1K电阻，RX串接1K电阻并且上拉10K电阻到3.3V，串联二极管压降要求小于1V，避免电平识别错误。

图 21 UART电路

2.1.15. GPIO

TXW82x芯片的不同封装的GPIO功能定义可以参考标案设计，建议少做修改，减少软件开发工作量。TXW82x不同封装管脚的IO电平是不一样的，在设计原理图的时候要保证芯片的GPIO和其他外设必须电平匹配，严禁超压使用，以免造成永久性的物理破坏。硬件方案中需要把GPIO引至外壳或者按键的，原理图设计时要预留ESD和串联电阻的位置，必要时可以上件，避免硬件重新改版。

3. PCB设计

3.1. PCB叠层设计

良好的PCB设计需要考虑信号源、接收端以及传输线上的阻抗匹配，这样可以减少高速信号在传输过程中的反射现象。单端信号线的阻抗控制取决于参考平面的相对位置和信号走线的线宽尺寸，差分对的阻抗控制要求差分对的线宽和线距则取决于PCB的叠层结构。在具体的产品设计的时候要从成本以及PCB的最小线宽线距因素考虑，选择合适的PCB叠层叠构可以实现板上所有的阻抗要求。以下为推荐的的2层板叠层结构和特殊PCB阻抗的线宽线距控制参考，具体阻抗控制需要跟PCB板厂自行确认。

表 5 1.0mm厚度2层板阻抗控制

表 6 1.6mm厚度2层板阻抗控制

3.2. 电源LAYOUT

3.2.1. 3.3V电源输入

TXW82x芯片需要3.3V输入的管脚有VCCPA、VCCRF、VCCAU33、VCC、VCC1（IO电压输入，1.8-3.3V可选），VCCA/VCCD。

电源PCB的layout，要求3.3V的电源纹波不能大于50mV，PCB走线宽度主要路径保证1A以上的过流能力，最窄处要有至少500mA的过流能力，所有的电源管脚的退耦电容尽量靠近电源管脚放置。如果芯片的3.3V共用一路电源，PCB走线需要按照星型拓扑结构，降低各路电源之间的串扰现象。电源需要经过退耦电容后，再连接到芯片电源管脚，并且每个退耦电容的地需要就近打1-2个过孔，保证和芯片的EPAD有一个短的回流路径。

图 22 系统3.3V电源PCB走线建议

3.2.2. 系统VDD输入

TXW82x芯片的VDD推荐外接DCDC，，DCDC输出电压设置应根据方案实际需求或者联系FAE确认后进行调整，要求DCDC的电源纹波不能大于30mV。在PCBlayout的时候需要保证PCB宽度在最窄处至少能有500mA的过流能力，外部DCDC输入需要先经过退耦电容再连接到芯片的VDD管脚，退耦电容就近打1-2地过孔和芯片EPAD 地相连接。

图 23 系统VDD电源PCB走线建议

3.2.3. 射频VDD15电源

TXW82x芯片VDD15O是芯片内部LDO输出给到射频VDD15R和VDD15L供电，在硬件设计的时候，这三个管脚相邻，PCB上走线需要先引出焊盘外，再在外面连在一起（如果是三个焊盘直接相连，SMT的时候容易连锡出现焊接不良现象），退耦电容为106+104组合。PCB设计时候需要把这两个电容和主控芯片放置在同一层，电容尽量靠近芯片电源管脚放置，这组电容的退耦地不能和晶振的地在同一层有直接回流路径，否则可能会影响到RF性能。

图 24 RF VDD15电源PCB走线建议

3.2.4. 音频电源和AGND

TXW82x芯片的音频电源输入管脚为VCCAU33，一般和系统3.3V共用一路输入电源，硬件设计的时候需要预留一个串联0R电阻到系统的3.3V上，该网络PCB走线宽度要求12mil以上,管脚输入地方需要并联一个105电容到AGND网络。VCMAU为音频的的共模电源输出，管脚并一个105电容到AGND网络。VCCAU27内部LDO输出，可以用做MIC的偏置电源，需要靠近芯片管脚并联一个105电容到AGND。

AGND是音频系统的参考地，在PCB设计的时候，走线宽度要求30mil以上，不能沿着板边走线，也不可以和高速信号线并排走线，走线尽量原理晶振、DCDC和射频信号等强干扰源。AGND和GND单点接地，接地点推荐在电池地或者电源接口附近干净的地。

图 25 音频电源和地PCB走线建议

3.3. 晶振LAYOUT

TXW82x芯片系统射频的高速40M晶振和32.768K在LAYOUT要注意以下事项：

• 晶振晶振不能靠近板边放置，需要靠近芯片放置，PCB走线要求尽量短，不要和旁边的IO或者电源有并行走线；
• 晶振底部要有完整的地参考平面，晶振底部不能有IO或者电源等走线；
• 40M晶振和芯片同一层的时候，需要对晶振和负载电容做一个禁止铺铜区，晶振和负载电容的地通过地过孔和芯片EPAD连接；
• 40M晶振的负载电容需要靠近晶振管脚放置，减少寄生电容,保证晶振的频偏精度。具体的晶振频偏精度确认还要用仪器进一步确认，尤其是方案需要用到BLE蓝牙功能的时候。

图 26 晶振PCB走线建议

3.4. 音频电路LAYOUT

WIFI和音频共存需要在PCB 设计时候精心考虑布局布线，尽量在设计阶段考虑音频器件布局布线的合理性，可以有效减少音频杂音问题，提高产品一次硬件成功的概率。

3.4.1. 音频输入

MIC的偏置电路靠近芯片管脚摆放，MIC的PCB走线需要类差分走线两边包地，底部参考平面完整，PCB走线远离RF、开关电源，不要数字信号线并行走线。MIC在结构设计的时候不能离音频PA或者射频太近，不然容易形成啸叫或者杂音问题。

图 27 MIC硬件PCB走线建议

3.4.2. 音频输出

TXW82x芯片支持音频差分输出，在PCB设计的时候，需要靠近芯片的LOUTP和LOUTN管脚处就近各放置一个1K电阻，越靠近芯片管脚放置越好，可以降低射频RF干扰音频的现象。串联电阻之后的LOUT_P和LOUT_N走线按照类差分走线，推荐走线宽度6mil，线距6mil，PCB走线两边包地，并保持走线底部参考平面完整，音频走线远离RF、DCDC、晶振等强干扰源。

图 28 音频DAC电路PCB走线建议

3.5. SPI FLASH LAYOUT

SPI FLASH信号设计要求如下：

• SPI FLASH电源由芯片VCC_FLASH电源提供，SPI FLASH靠近主控芯片放置，FLASH的电源输入管脚和VCC_FLASH管脚共用一个105电容，要求VCC_FLASH的PCB走线宽度10mil以上；
• SPI FLASH的地需要和芯片的EPAD底部的地尽快连接在一起，不要把两个芯片的之间的地分割，否则可能会影响RF性能
• FLASH的CS和DATA走线以CLK为基准，误差控制控制±100mil以内；
• 信号走线避免跨电源分割区域，保持信号参考平面完整；
• CLK走线两边包地，CLK信号靠近芯片管脚放置一组RC低通滤波网络，减少EMI干扰RF或者有认证需求避免改版；

图 29 SPI FLASH PCB走线建议

3.6. SD CARD LAYOUT

SD CARD的PCB设计需要参照以下规则：

• SD CARD不考虑低功耗场景的时候，需要串联一个2.2R的电阻连接到系统3.3V，SVCC的旁路电容靠近卡座电源管脚放置；
• SDIO的CMD和DATA走线以CLK为基准，误差控制控制±100mil以内,PCB走线长度控制在10cm以内，信号走线参考平面完整；
• 信号走线避免跨电源分割区域，避开高频信号，和其他易受干扰信号，保持信号参考平面完整；
• CLK走线两边包地，空间不足时则保证线间距3倍线宽以上，CLK信号靠近芯片管脚放置一组RC低通滤波网络，减少EMI干扰RF或者有认证需求避免改版；
• SDIO的ESD防护器件靠近TF卡连接器放置；

3.7. USB LAYOUT

USB的PCB设计建议遵循以下规则：

• USB DP/DM走线需要严格按照差分走线要求，差分阻抗控制90ohm，走线参考层不能有分割；
• USB走线的长度控制在4000mil以内（越短越好），走线的过孔尽量不要超过2个；
• USB DP/DM差分走线，需要两边包地，沿着走线两旁均匀打地过孔，保证阻抗的连续；

图 30 USB PCB走线建议

3.8. CSI LAYOUT

CSI的PCB设计建议参考以下规则：

• CSI的去耦电容靠近传感器模组放置；
• MCLK信号需要靠近主控芯片放置一组RC滤波网络，MCLK走线两边包地，如果空间不足，请尽量保证3W原则；
• PCLK信号需要靠近镜头模组放置一组RC滤波网络，PCLK走线两边包地，如果空间不足，请尽量保证3W原则；
• DVP的信号和其他走线以PCLK为基准，误差控制在±100mil以内；
• MIPI差分信号走线，PCB阻抗控制100ohm；
• 差分对走线建议不要超过15cm，差分信号P/N对内控制20mil，对间以差分时钟为基准，等长控制在100mil以内；
• 差分对间用地线隔开，或者保证大于15mil的间距，减少差分对间的干扰；

3.9. 显示电路 LAYOUT

3.9.1. RGB/MCU/SPI屏 PCB设计

建议PCB设计参考以下原则：

• LCD的信号走线尽量满足3W设计原则；
• CLK两边包地，靠近芯片管脚端放置RC电路；
• LCD信号走线长度最长不能超过13cm，信号走线长度以clk为基准，误差控制在180mil以内；
• LCD信号线上预留串联电阻，建议靠近主控端放置；
• 背光电路的电源VLED+和VLED-的PCB走线宽度要求20mil以上；

3.9.2. MIPI DSI

• MIPI差分信号走线，PCB阻抗控制100ohm；
• MIPI差分走线尽量保证底部走线参考平面完整，走线少打过孔；
• 差分对走线建议不要超过15cm，差分信号P/N对内控制20mil，对间以差分时钟为基准，组间等长控制在100mil以内；

3.10. 射频LAYOUT

射频的PCB设计请参考以下原则：

• 射频走线要求50ohm单端阻抗控制，走线两边包地，两边均匀的打地过孔，底部一定要保证地参考平面连续不会有任何分割，并和芯片的主地保持良好连通，不然导致射频性能恶化；
• RF走线尽量短和直，PCB走线要圆滑，不要有分支或者过孔、少拐角；
• 靠近芯片RF端口放置一组π型网络器件用于调节天线的阻抗或者滤波。射频匹配滤波电路的π型滤波电路的电容需要单点接地，不能直接接在TOP层，需要打一个过孔连接到底部BOTTOM层，如果是多层板过孔不与中间层的地相连，过孔在中间层需要跟顶层一样做禁空处理。这样处理之后的地过孔在射频(RF)频率上过孔相当于一个小电感与电容一起组成一个LC电路，起到抑制谐波辐射的作用。
• ESD保护器件靠近天线或者射频连接器放置；

图 31 RF天线PCB走线建议

4. 热设计

TXW82x芯片是集成了WIFI和多种接口功能SOC，在产品设计的时候务必要保证芯片的EPAD良好接地，除了要求在EPAD上尽可能多打地过孔和底层相连，还要保证EPAD底部和整板PCB的地有一个良好的大面积接地通路。主控芯片的良好散热，才能保证RF性能和其他功能模块的正常使用。